DSL Term 2 프로젝트

과제 Specification

• 입력 영상: 256×256, 2bit grayscale
• 픽셀 값: 0,1 (배경), 3 (경계), 2 (내부)
• 원형 객체: 직경 16px, 경계 두께 2px
• Frame 처리: 8개 연속 frame
• 출력: 초기 위치 + 24개 filter 결과

설계 목표

• 첫 frame에서 원 중심점 검출
• 24개 방향 sliding window tracking
• Synopsys 32nm worst case 동작

모듈 구성

24개 Filter 구성

generate
  genvar i;
  for (i = 0; i < 24; i = i + 1) begin
    boundary_checker #(
      .DX(dx_params[i]),
      .DY(dy_params[i]),
      .RADIUS(8)
    ) u_bc (.clk(clk), ...);
  end
endgenerate

개별 모듈 테스트

통합 테스트 요약

• Detection 성능
  • 검출 시간: 315,000 ns
  • Clock cycles: ~31,500
  • 검출 위치: (11, 8)
• 8-Frame Tracking
  • Frame 0-7: 모두 성공
  • 속도: (2, 1) pixel/frame
  • Throughput: 8 frames/ms
• Filter 결과
  • 24개 필터가 parallel하게 동작하는 것을 확인
  • 원 tracking 동작 모두 성공
  • 원임을 판단하는 경계점 8개중 평균적으로 7개 이상 검출해서 정상 작동 확인

Technology Library 설정

# SAED 32nm Technology Library
set target_library "saed32rvt_tt1p05v25c.db"
set link_library "* $target_library"
set symbol_library "saed32rvt.sdb"

# Operating Conditions
set_operating_conditions \
  -library saed32rvt_tt1p05v25c \
  -condition tt1p05v25c

# Wire Load Model
set_wire_load_mode enclosed
set_wire_load_model -name ForQA

Design 읽기 및 처리

# 모든 Verilog 파일 분석
analyze -format verilog \
  {boundary_checker.v frame_buffer.v \
   image_input.v initial_center_detector.v \
   center_tracker.v top_module.v}

# Top module elaborate
elaborate top_module -update

# 24개 boundary_checker 개별 elaborate
for {set dx -5} {$dx <= 5} {incr dx} {
  elaborate boundary_checker \
    -parameters "DX=$dx,DY=0,RADIUS=8" \
    -update
}

Compile Options 비교

# 기본 compile
compile \
  -map_effort medium \
  -area_effort medium

# compile_ultra (자동 최적화)
compile_ultra \
  -no_autoungroup \
  -no_seq_output_inversion

# 고성능 compile
compile_ultra \
  -timing_high_effort_script \
  -gate_clock

최적화 기법

• Boundary optimization: 모듈 경계 최적화
• Register retiming: FF 위치 조정
• Logic restructuring: 논리 재구성
• Gate sizing: 게이트 크기 조절
• Buffer insertion: 버퍼 삽입

Critical Path 상세 분석

Timing Report (333MHz Operation)
================================
Startpoint: dir_idx_reg[1]
  (rising edge-triggered flip-flop)
Endpoint: fb_read_addr_reg[15]
  (rising edge-triggered flip-flop)

Path Group: clk
Path Type: max

Point                        Incr    Path
----------------------------------------
clock clk (rise edge)        0.00    0.00
clock network delay          0.00    0.00
dir_idx_reg[1]/CLK           0.00    0.00 r
dir_idx_reg[1]/Q             0.12    0.12 f
U234/Y (AND2X1)              0.08    0.20 f
U567/S (FADD_X1)             0.15    0.35 r
U568/CO (FADD_X1)            0.12    0.47 r
... [13 more FADD stages]
U582/S (FADD_X1)             0.11    2.02 f
U583/Y (XOR2X1)              0.05    2.07 f
fb_read_addr_reg[15]/D       0.00    2.07 f

data arrival time                    2.07

clock clk (rise edge)        3.00    3.00
clock network delay          0.00    3.00
clock uncertainty           -0.10    2.90
fb_read_addr_reg[15]/CLK     0.00    2.90 r
library setup time          -0.02    2.88
data required time                   2.88
----------------------------------------
slack (MET)                          0.82

Path 분석 및 최적화

Area Report 상세

Area Report (333MHz)
====================
Combinational area:      876.54
Buf/Inv area:           145.23
Noncombinational area:   432.69
Macro/Black Box area:      0.00
Net Interconnect area:   276.99

Total cell area:        1309.23
Total area:             1586.22

Hierarchical Area Distribution:
top_module:              245.67 (15.5%)
u_image_input:           89.45  (5.6%)
u_frame_buffer:          523.11 (33.0%)
u_init_det:              198.34 (12.5%)
u_ctrk:                  385.67 (24.3%)
  - 24x boundary_checker: 287.54 (18.1%)
Others:                  143.98 (9.1%)

Power Analysis

Power Report (@ 333MHz)
======================
Cell Internal Power:    89.34 μW (56.1%)
Net Switching Power:    70.00 μW (43.9%)
-----------------------------------------
Total Dynamic Power:   159.34 μW

Power Breakdown by Module:
top_module:             12.45 μW (7.8%)
image_input:             8.23 μW (5.2%)
frame_buffer:           45.67 μW (28.7%)
initial_detector:       31.22 μW (19.6%)
center_tracker:         61.77 μW (38.8%)
  - boundary_checkers:  48.93 μW (30.7%)

Peak Power (@worst case):
Estimated: ~235 μW

주요 TCL Script 파일

synthesis/
├── syn_script.tcl         # 100MHz 기본
├── syn_333mhz.tcl        # 333MHz 최적화
├── syn_optimize.tcl      # 2차 최적화
├── constraints.sdc       # SDC 제약
├── gen_reports.tcl       # Report 생성
└── run_synthesis.sh      # 자동화 스크립트

Parameterized Module 처리

# 24개 boundary_checker 자동 elaborate
set bc_params {
  {0 0} {1 0} {2 0} {3 0} {4 0} {5 0}
  {0 1} {0 2} {0 3} {0 4} {0 5}
  {-1 0} {-2 0} {-3 0} {-4 0} {-5 0}
  {0 -1} {0 -2} {0 -3} {0 -4} {0 -5}
  {1 1} {2 2} {3 3} {-1 1}
}

foreach param $bc_params {
  set dx [lindex $param 0]
  set dy [lindex $param 1]
  elaborate boundary_checker \
    -parameters "DX=$dx,DY=$dy,RADIUS=8" \
    -update
}

Synthesis Flow 자동화

#!/bin/bash
# run_synthesis.sh - 전체 flow 자동화

# 1. 환경 설정
export SYNOPSYS=/tools/synopsys/syn/Q-2019.12
export PATH=$SYNOPSYS/bin:$PATH

# 2. 디렉토리 생성
mkdir -p synthesis/{100MHz,333MHz}/reports

# 3. 단계별 synthesis 실행
echo "=== Running 100MHz synthesis ==="
dc_shell -f synthesis/syn_script.tcl \
         -output_log synthesis/100MHz/syn.log

echo "=== Running 333MHz synthesis ==="  
dc_shell -f synthesis/syn_333mhz.tcl \
         -output_log synthesis/333MHz/syn.log

# 4. 결과 요약
echo "=== Synthesis Summary ==="
grep "slack" synthesis/*/reports/*.rpt
grep "Total cell area" synthesis/*/reports/*.rpt
grep "Total Dynamic Power" synthesis/*/reports/*.rpt

# 5. Netlist 및 SDF 생성
for freq in 100MHz 333MHz; do
  cd synthesis/$freq
  dc_shell -x "write -f verilog -hier -out top_syn.v"
  dc_shell -x "write_sdf -context verilog top.sdf"
  cd ../..
done

Report 생성 자동화

# gen_reports.tcl
proc generate_all_reports {dir} {
  report_timing -max_paths 10 > $dir/timing.rpt
  report_area -hierarchy > $dir/area.rpt
  report_power -hierarchy > $dir/power.rpt
  report_constraint -all > $dir/constraint.rpt
  report_qor > $dir/qor.rpt
}

DFT Architecture 설계

# DFT Configuration
set_dft_configuration \
  -scan_compression enable \
  -clock_controller enable

# Scan 신호 정의
set_dft_signal -type ScanClock -port clk
set_dft_signal -type Reset -port rst -active 1
set_dft_signal -type ScanEnable -port scan_en
set_dft_signal -type TestMode -port test_mode

# Scan Data 체인 연결
for {set i 0} {$i < 6} {incr i} {
  set_dft_signal -type ScanDataIn \
    -port scan_in[$i]
  set_dft_signal -type ScanDataOut \
    -port scan_out[$i]
}

# Memory BIST wrapper
set_dft_configuration \
  -bist enable \
  -bist_controller mbist_ctrl

Synthesis 최적화 기법

• Hierarchical synthesis: 복잡한 모듈 분리
• Incremental compile: 점진적 개선
• Design partition: 병렬 처리
• Clock gating: 전력 절감

검증 방법론

• Unit test: 각 모듈 개별 검증
• Integration test: 전체 시스템
• Corner case: 경계 조건
• Performance: Timing 검증

기술적 성과

• 실시간 원 detection/tracking 시스템 구현
• Worst case 333MHz 동작 달성 (3.3x)
• Area 26% 감소, Cell count 37% 감소
• 24개 parallel filter 성공적 통합
• 자동화된 synthesis flow 구축

학습 내용

• Synopsys Design Compiler 심화 활용
• SDC constraints 작성 및 최적화
• Parameterized design synthesis
• DFT/ATPG 방법론 이해

수업 내용 적용

향후 개선 방향

• Pipeline 삽입으로 더 높은 주파수
• DFT 실제 구현 및 검증